Главная страница Случайная страница
Разделы сайта
АвтомобилиАстрономияБиологияГеографияДом и садДругие языкиДругоеИнформатикаИсторияКультураЛитератураЛогикаМатематикаМедицинаМеталлургияМеханикаОбразованиеОхрана трудаПедагогикаПолитикаПравоПсихологияРелигияРиторикаСоциологияСпортСтроительствоТехнологияТуризмФизикаФилософияФинансыХимияЧерчениеЭкологияЭкономикаЭлектроника
Сложение содержимого пар регистров
|
|
| DAD ri | HL (HL)+ (ri)(ri+1) < B1> | ri+1 |
При ri+1=111 - HL (HL) + (SP) 7 0
При выполнении этой команды содержимое пары регистров HL складывается с содержимым пар ВС, DE или с содержимым указателя стека (SP). В коде команд приводится код младшего регистра пары (С или Е). В результате выполнения операции устанавливается в соответствующее состояние только триггер переноса, который принимает значение в соответствии с переносом из старшего бита старшего регистра. Команда выполняется за три цикла (10 тактов).
Пример:
FC1) DAD D
| Адрес/регистр | Код до выполнения операции | Код после выполнения операции |
| 1FC1 | ||
| H | 1A | |
| L | ||
| D | ||
| C | ||
| FL | ||
| PC | 1FC1 | 1FC2 |
Логические операции над (А) и (r)
а) Логическая операция " И"
| ANA ri | A(A) Ù (ri) < B1> | ri |
7 0
Эта операция, как и все остальные логические операции, является побитовой. Можно считать, что для обработки битов каждого разряда используется одна двухвходовая логическая схема, на один вход которой подается значение бита аккумулятора, а на другой - значение соответствующего бита слова, расположенного в памяти (М) или одном из регистров (A, B, C, D, E, H, L). В микропроцессоре предусмотрено восемь таких двухвходовых схем - по одной для каждого разряда микропроцессора. После выполнения операции результат запишется в аккумулятор, а старое содержимое аккумулятора потеряется. В результате выполнения операции логического умножения все триггеры регистра признаков кроме триггера переноса (Тс) установятся в соответствии с полученным результатом; триггер переноса установится в состояние " 0".Триггер полупереноса (Тн) принимает значение разряда А3 результата. На выполнение операции затрачивается один цикл (4 такта). Если ri =М, то число циклов равно 2 (7 тактов)
Пример:
ANA C
| Адрес/регистр | Код до выполнения операции | Код после выполнения операции |
| A1 | A1 | |
| A | 11010111=D7 | 10000000=80 |
| C | 10100000=A0 | A0 |
| FL | ||
| PC |
б) " Исключающее ИЛИ"
| XRA ri | A(A) " (ri) < B1> | ri |
7 0
Эта операция, как и предыдущая, является побитовой; для ее исполнения используются те же регистры. После выполнения команды результат записывается в аккумулятор на место первого операнда. Триггеры признаков, кроме триггеров переноса и полупереноса, устанавливаются в соответствии с результатом. Триггеры Тс и Тн принимают значение " 0". Операция выполняется за 1/2 цикла (4/7 ) тактов.
Пример:
XRA C
| Адрес/регистр | Код до выполнения операции | Код после выполнения операции |
| A9 | A9 | |
| A | 11010111=D7 | 00000000=00 |
| C | 10100000=A0 | A0 |
| FL | ||
| PC |
в) Логическая операция " ИЛИ"
| ORA ri | A(A) Ú (ri) < B1> | ri |
7 0
Все сказанное для команды б) справедливо и для этой команды.
Пример:
ORA C
| Адрес/регистр | Код до выполнения операции | Код после выполнения операции |
| B1 | B1 | |
| A | 11010111=D7 | 11110111=F7 |
| C | 10100000=A0 | A0 |
| FL | ||
| PC |
|
|