Соотношения между таймингами

В общем виде, для считывания данных из памяти, необходимо осуществить следующие операции:

1) активизировать строку в банке памяти с помощью команды ACTIVATE;

2) подать команду чтения данных READ;

3) считать данные, поступающие на внешнюю шину данных микросхемы;

4) закрыть строку с помощью команды подзарядки строки PRECHARGE.

Временной промежуток между первой и второй операцией составляет " задержку между RAS# и CAS# " (tRCD), между второй и третьей - " задержку CAS# " (tCL).

Промежуток времени между третьей и четвертой операциями зависит от длины передаваемого пакета. В тактах шины памяти он равен длине передаваемого пакета (2, 4 или 8), поделенного на количество слов данных, передаваемых по внешней шине за один её такт - 1 для устройств типа SDR, 2-для устройств типа DDR. Условно назовем эту величину " t _BL ".

Промежуток времени между четвертой операцией и последующим повтором первой операции цикла составляет " время подзарядки строки" (t _RP).

Минимальному времени активности строки (от подачи команды ACTIVATE до подачи команды PRECHARGE, t _RAS), отвечает промежуток времени между началом первой и началом четвертой операции.

Отсюда вытекает первое важное соотношение между таймингами памяти:

tRAS, min = tRCD + tCL + (tBL - (tCL - 1)) - 1,

где tRCD — время выполнения первой операции, tCL — второй, (tBL - (tCL - 1)) - третьей, наконец, вычитание единицы производится вследствие того, что период tRAS не включает в себя такт, на котором осуществляется подача команды PRECHARGE. Сокращая это выражение, получаем:

tRAS, min = tRCD + tBL.

Большинство контроллеров памяти не позволяют установить значение tRAS < 5, поэтому для памяти типа DDR с величинами задержек (tCL-tRCD-tRP) 2-2-2 следует настроить подсистему памяти таким образом, чтобы длина передаваемого пакета была максимальной (BL = 8), а величина tRAS принимала значение, равное 6.

В качестве примера рассмотрим минимальную длину пакета BL = 2, для памяти типа DDR для передачи этого пакета данных необходимо затратить 1 такт работы шины памяти. Таким образом, минимальное значение tRAS=2+1=3. Столь малое значение tRAS не может быть выставлено контроллером памяти (3 < 5). Передача более длинных пакетов, состоящих из 4 элементов (BL = 4, tBL = 2), увеличивает tRAS до 4 тактов, что также недостаточно. Наконец, для передачи максимального по длине 8-элементного пакета (BL = 8, tBL = 4) требуемое минимальное значение tRAS составляет 6 тактов, что можно признать приемлемым. Альтернативный вариант настройки задержек- BL = 4, tRAS = 5.

Второе важное соотношение между таймингами вытекает из того, что полный цикл пакетного чтения данных - от 1-й стадии до ее повторения — именуется собственно " минимальным временем цикла строки", tRC. Поскольку первые три стадии, как мы показали выше, не могут занимать время, меньшее tRAS, а последняя занимает время, строго равное tRP, получаем: tRC = tRAS + tRP.