Студопедия

Главная страница Случайная страница

Разделы сайта

АвтомобилиАстрономияБиологияГеографияДом и садДругие языкиДругоеИнформатикаИсторияКультураЛитератураЛогикаМатематикаМедицинаМеталлургияМеханикаОбразованиеОхрана трудаПедагогикаПолитикаПравоПсихологияРелигияРиторикаСоциологияСпортСтроительствоТехнологияТуризмФизикаФилософияФинансыХимияЧерчениеЭкологияЭкономикаЭлектроника






Логическое проектирование






Простейшим суммирующим элементом является полусумматор. Происхождение этого термина станет ясным в ходе изложения. Одним из простейших суммирующих устройств является полусумматор, УГО и таблица истинности которая показана в таблице 1 и на рисунке 3

 

Таблица 1− Таблица истинности простейшего сумматора

Входы Выходы
А В P S
       
       
       
       

 

Рисунок 3 - Полусумматор

 

Обозначением полусумматора служат буквы HS (half sum — полусумма). Полусумматор имеет два входа А и В для двух слагаемых и два выхода: S (сумма) и Р (перенос).

Логическая структура полусумматора строится на основании таблицы истинности, из которой следует, что работа полусумматора описывается следующими уравнениями

Выражение для выхода S, равно как и столбец S таблицы истинности, полностью совпадает с таблицей истинности для логического элемента «исключающее ИЛИ». Это обстоятельство объясняет, почему операцию «исключающее ИЛИ» называют сложением по модулю 2. Логическая структура полусумматора в общем и развернутом виде показана на рисунке 4

 

Рисунок 4- Логическая структура полусумматора в общем и развернутом виде

 

Естественно, в приведенной на рисунке схеме рассматриваются только принципы работы двоичных сумматоров. В реальных схемах никогда не допускают последовательного распространения переноса через все разряды многоразрядного сумматора. Для увеличения скорости работы двоичного сумматора применяется отдельная схема формирования переносов для каждого двоичного разряда. Таблицу истинности для такой схемы легко получить из алгоритма суммирования двоичных чисел, а затем применить хорошо известные нам принципы построения цифровой схемы по произвольной таблице истинности.

Для построения многоразрядного сумматора используют полусумматор и полный одноразрядный сумматор, рассмотренные выше. Соединения, показанные на рисунке 4, осуществляются в соответствии с алгоритмом, который представлен на рисунке 5

 

Рисунок 5 -Многоразрядный (трехразрядный) сумматор

 

Микросхемы сумматоров от (англ. Adder), как следует из их названия, предназначены для суммирования двух входных двоичных кодов. То есть выходной код равен арифметической сумме двух входных кодов.

Например, если входной код равен 0111 - это число семь, а второй 0101 - это число пять, то суммарный код на выходе будет равен 1100 (12=7+5).

Сумма двух двоичных чисел с числом разрядов N может иметь число разрядов(N+1) Например, при суммировании чисел 13(1101) и 6(0110) получается число 19(10011).

Поэтому количество выходов сумматора на единицу больше количества разрядов входных кодов. Этот дополнительный старший разряд называется выходным переносом.

Суммирование многоразрядных двоичных чисел производится путём поразрядного сложения с учётом переноса между разрядами.

Полные одноразрядные сумматоры используются в многоразрядных при сложении разрядов двоичных чисел начиная с первого. Поэтому основным узлом многоразрядных сумматоров является одноразрядный полный сумматор, который выполняет арифметическое сложение одноразрядных двоичных чисел Аi и Вi, переносом из младшего разряда Сi, образуя на выходе значения суммы Si и переноса в старший разряд Ci+1. В таблице 5 приведена таблица истинности одноразрядного сумматора.

 

Таблица 2 – Таблица истинности одноразрядного сумматора

 

Входы Выходы
Сi Bi Ai Ci+1 Si
         
         
         
         
         
         
         
         

 

Как видно из таблицы 2 при Ci=0, полный сумматор выполняет функции полусумматора.

Логические функции для выходов Si и Ci+1 одноразрядного сумматора запишем в совершенной дизъюнктивной нормальной форме по данным таблицы 5. Они будут иметь вид

;

.

Карта Вейча - Карно для минимизации выражения переноса Ci+1 в i+1-й разряд представлена на рисунке 6.

 
Bi Ai
D MBCE70i8g7VI3KgdCG0VsqkQElck+nd2YxNH2Osodtu0T89yguNoRjPf1KspeHGyY+ojIRQzBcJS G01PHcJ28/6wBJGyJqN9JItwsQlWze1NrSsTz/RpT+vcCS6hVGkEl/NQSZlaZ4NOszhYYu8rjkFn lmMnzajPXB68fFRqLoPuiRecHuybs+33+hgQ9l247nfFMDoTfEkf18tmG3vE+7vp9QVEtlP+C8Mv PqNDw0yHeCSThEd4KucLjiIsChDsl0qxPiA8qyXIppb/DzQ/AAAA//8DAFBLAQItABQABgAIAAAA IQC2gziS/gAAAOEBAAATAAAAAAAAAAAAAAAAAAAAAABbQ29udGVudF9UeXBlc10ueG1sUEsBAi0A FAAGAAgAAAAhADj9If/WAAAAlAEAAAsAAAAAAAAAAAAAAAAALwEAAF9yZWxzLy5yZWxzUEsBAi0A FAAGAAgAAAAhAHcxNouTAgAAGAUAAA4AAAAAAAAAAAAAAAAALgIAAGRycy9lMm9Eb2MueG1sUEsB Ai0AFAAGAAgAAAAhAFeGSKjbAAAACAEAAA8AAAAAAAAAAAAAAAAA7QQAAGRycy9kb3ducmV2Lnht bFBLBQYAAAAABAAEAPMAAAD1BQAAAAA= " stroked="f" strokeweight=".5pt">
 
Ci
 


 
0

     
 
0

     

 

Рисунок 6 – Карта Вейча - Карно для минимизации выражения переноса

 

Применив теорему Моргана, выходной сигнал переноса будет выглядеть следующим образом.

Для суммирования двух многоразрядных двоичных чисел на каждый разряд необходим один одноразрядный сумматор. Только в младшем разряде можно использовать полусумматор не учитывая знак переноса (С0).

Многоразрядные двоичные сумматоры выполняют операцию сложения двух операндов, каждый из которых представляет собой n-разрядное двоичное число. Согласно заданию курсового проекта будет использоваться сумматор с параллельным переносом, то есть одновременно будут формироваться переносы для нескольких разрядов. Для этого выходной сигнал переноса запишем следующим образом.


 

,

где – функция генерации переноса;

– функция распространения переноса.

Из формулы (13) следует, что:

- сигнал генерируется при наличии обоих сигналов в данном разряде (то есть перенос происходит при ), независимо от результата переноса и соседнего младшего разряда. Следовательно, можно передавать сигнал переноса для обработки старших разрядов, не дожидаясь окончания формирования переносов из младших разрядов;

- сигнал разрешает прохождение переноса на выходе.

Таким образом, сигнал переноса в каждом разряде формируется одновременно в соответствии с формулой (13) имеют вид.

;

;

В общем виде получаем

Для образования переносов C1, C2, …, Ci+1 необходимо предварительно получать функции P1 и G1 для каждого разряда, для этого на логической схеме сумматора выведены отдельно шины P и G. Как видно из формулы (17) сложность функции и соответственно схем формирования переноса C1+1 быстро возрастает при увеличении числа разрядов i, поэтому данный способ используется при .

Устройство, реализующее формулы (14) - (17) называются схемой ускоренного переноса (СУП).


 

Полученные формулы (14)-(16) свидетельствуют о том, что для получения сигнала переноса Ci+1 достаточно располагать функциями Gi и Pi, поскольку сигнал внешнего переноса C0 в младшем разряде отсутствует. Суммирование младших разрядов A0 и B0 будем производить, используя полусумматор, следовательно, для построения схем многоразрядного сумматора шина C0 не нужна.

Сигналы переноса являются двухступенчатыми комбинационными устройствами, в первой ступени которых формируются логические произведения, а во второй – логические суммы.

Поэтому можно считать, что сигналы всех переносов будут сформированы одновременно и за более короткий промежуток времени, чем в схеме многоразрядного сумматора с последовательным переносом. Рассмотренный способ формирования переносов называется параллельным, а сумматор построенный по данному способу – сумматором с параллельным переносом.

Функции переноса имеют ДНФ и могут быть реализованы элементами «И» и «ИЛИ» однако у этих элементов недостаточное число входов, требуемое для построения схемы многоразрядного сумматора, поэтому предпочтительна схема на элементах «И - НЕ» (от данных элементов до восьми входов). Переведем полученные выражения переноса в базис «И - НЕ».

Схема одного разряда двоично-десятичного сумматора представлена на рисунке 3.

Рисунок 3 – Один разряд двоично-десятичного сумматора.

 

По общему правилу сложения двоично-десятичных чисел к тетрадам числа с большим модулем прибавляются дополнительные до числа 910 = 10012 коды тетрад другого числа. Поскольку максимальное значение чисел на входах и выходе арифметического устройства ограничено величиной 199, в сумматоре достаточно 2, 25 декад.

На рисунке 2 изображена схема одной декады сумматора двоично-десятичных чисел, выполненного на интегральных 4-разрядных двоичных сумматорах DD1 и DD3 и компараторе DD2. Операцию сложения выполняет сумматор DD1. При сумме большей или равной десяти на выходе микросхемы DD2, которая является схемой сравнения двоичных чисел, формируется сигнал переноса Р10. На второй вход (B0…B3) микросхемы DD2 подается двоичный эквивалент числа 9 (1001). Сумматор DD3 осуществляет десятичную коррекцию результата суммирования. При отсутствии сигнала переноса на выходе микросхемы DD3 повторяется код числа, который был на выходе DD1, поскольку на входы В поданы лог. 0. При наличии сигнала переноса Р10=1 на входах В1 и В2 устанавливаются лог. 1, что соответствует коду числа 6.

 

Рисунок 2 – Сумматор двоично-десятичных чисел






© 2023 :: MyLektsii.ru :: Мои Лекции
Все материалы представленные на сайте исключительно с целью ознакомления читателями и не преследуют коммерческих целей или нарушение авторских прав.
Копирование текстов разрешено только с указанием индексируемой ссылки на источник.