Практическая работа

«Анализ и синтез комбинационных схем с одним выходом»

Цель работы изучение принципов построения комбинационных (логических) схем путем осуществления следующих действий:

составление таблицы истинности работы логического устройства;

составление логического выражения в соответствии с составленной таблицей истинности и его минимизация;

составление схемы электрической функциональной синтезируемого устройства в соответствии с составленным логическим выражением с помощью эмулятора;

проверка работоспособности схемы по таблице истинности с помощью эмулятора;

Основные теоретические положения

Обработка входной информации Х в выходную Y в любых схемах ЭВМ обеспечивается преобразователями или цифровыми автоматами двух видов: комбинационными схемами и схемам с памятью.

Комбинационные схемы (КС) — это схемы, у которых выходные сигналы
Y = (у₁, у₂,..., у_m) в любой момент дискретного времени однозначно определяются совокупностью входных сигналов Х = (х₁, х₂..., х_п), поступающих в тот же момент времени t. Реализуемый в КС способ обработки информации называется комбинационным потому, что результат обработки зависит только от комбинации входных сигналов и формируется сразу же при поступлении входных сигналов. Поэтому одним из достоинств комбинационных схем является их высокое быстродействие. Преобразование информации однозначно описывается логическими функциями вида Y = f(X). Значение функции различно для разных комбинаций входных переменных и может быть задано с помощью специальной таблицы - Таблицы истинности. В левой части этой таблицы перечислены всевозможные комбинации входных переменных (наборы значений), а в правой - возможные реакции выходных сигналов. По данной таблице нетрудно составить аналитическое выражение (зависимость) для функции. Для этого наборы переменных, на которых функция принимает значение единицы, записываются как конъюнкции (логическое умножение) и связываются знаками логического сложения. Такие формы функций получили название дизъюнктивных нормальных форм (ДНФ). Если в этих функциях конъюнкции содержат все без исключения переменные в прямом или инверсном значении, то такая форма функций называется совершенной.

Алгебра логики устанавливает правила формирования логически полного базиса простейших функций, из которых могут строиться любые более сложные. Наиболее привычным базисом является набор трех функций {инверсия - [, дизъюнкция - v, конъюнкция - л или & }. Работа с функциями, представленными в этом базисе, очень похожа на использование операций обычной алгебры.

Алгебра логики устанавливает, что существуют и другие комбинации простейших логических функций, обладающих свойством логической полноты. Например, наборы логических функций {инверсия, дизъюнкция} и {инверсия, конъюнкция} также являются логически полными. Наиболее интересны минимальные базисы, включающие по одной операции {«отрицание дизъюнкции» - Стрелка Пирса} и {«отрицание конъюнкции» - штрих Шеффера}.

Логическое выражение функции, получаемое на основе Таблицы истинности в виде совершенной дизьюнктивной формы, может быть упрощено путем его минимизации.

По упрощенным выражениям можно построить техническое устройство, имеющее минимальные аппаратные затраты.

Проблема минимизации логических функций решается на основе применения законов склеивания и поглощения с последующим перебором получаемых дизъюнктивных форм и выбором из них оптимальной (минимальной). Существует большое количество методов минимизации логических функций. Все они отличаются друг от друга спецификой применения операций склеивания и поглощения, а также различными способами сокращения переборов. Среди аналитических методов наиболее известным является метод Квайна - МакКласки, среди табличных - метод с применением диаграмм Вейча (карт Карно). Графические методы минимизации отличаются большей наглядностью и меньшей трудоемкостью, однако их применение эффективно при малом числе переменных (меньше 5).

Рассмотрим последовательность действий минимизации логических функций на примере.

Найти минимальную дизъюнктивную форму функции Y=f(x ₁, x₂, x₃), заданной таблицей истинности

Таблица истинности функции Y=f(x ₁, x₂, x₃)

По данным таблицы запишем аналитическое выражение:

Пунктирными линиями в этом выражении отмечены пары конъ­юнкций, к которым можно применить операцию склеивания типа xvFx-F. Особенно хорошо это видно при использовании диаграммы Вейча, в которой «склеиваемые» конъюнкции находятся по соседству друг с другом. Диаграмма Вейча просто по-другому интерпретирует таблицу истинности (табл. 2.7).

Таблица 2.7 Диаграмма Вейча функции у

После выделения конъюнкций (они отмечены звездочкой), видно, какие конъюнкции могут образовывать пары для склеивания.

У данной функции существует пять безызбыточных дизъюнктивных форм, из которых только две являются минимальными. Одну из них можно получить, если взять пары для склеивания как указано на диаграмме Вейча. В результате получается минимизированное логическое выражение:

В соответствии с полученным минимизированным логическим выражением строится функциональная электрическая схема.

Признаком комбинационной схемы является отсутствие цепей обратной связи. Примерами комбинационных схем являются: сумматоры, схемы сравнения и преобразования кодов, шифраторы, дешифраторы, мультиплексоры, демультиплексоры и большинство арифметических устройств.

Комбинационная схема строится на основе логических элементов, реализующих функции алгебры логики. Число входов таких элементов соответствует числу аргументов воспроизводимой булевой функции. Логические элементы различаются между собой видом реализуемой функции, количеством входов и выходов, технологией изготовления (электрическими параметрами).

Современные технологии позволяют изготавливать микросхемы, содержащие десятки тысяч логических элементов.

Группа интегральных микросхем (ИМС), выполненных по одинаковой или близкой технологии, имеющих сходные технические характеристики и предназначенных для совместной работы в составе средств вычислительной техники, называется серией ИМС.

Основу каждой серии ИМС составляют логические элементы (ЛЭ).

Синтез электрической функциональной схемы

Для составления схемы электрической функциональной необходимо, прежде всего, решить задачу написания системы собственных функций или фуункции, отражающей логику работы этой схемы и имеющей однозначное решение. Для этого составляют таблицу истинности, в которой задается значение функции в зависимости от комбинации входных сигналов.

Синтез состоит в построении функциональной электрической схемы по минимизированной функции (в базисе {И, НЕ и ИЛИ}, {И-НЕ} или {ИЛИ-НЕ}). Для выполнения синтеза необходимо:

по таблично-заданной функции, описывающей работу заданной схемы, составить СДНФ

минимизировать СДНФ с помощью законов и аксиом алгебры логики либо карт Карно(диаграммы Вейча);

начертить функциональную электрическую схему по минимизированной функции

Порядок выполнения практической работы

изучить основные теоретические положения и описание панели лабораторной установки;

получить у преподавателя индивидуальное задание на выполнение лабораторной работы;

В соответствие с заданием:

составить таблицу истинности;

написать СДНФ заданной функции;

минимизировать СДНФ;

начертить схему электрическую функциональную

Тема 1.9 Согласование уровней сигналов при сопряжении разнотипных элементов(2)

Компоненты согласования уровней сигналов

Согласование уровней сигналов при сопряжении разнотипных элементов.

Согласование уровней сигналов при сопряжении разнотипных элементов Иногда в одних и тех же устройствах приходится по тем или иным сообра­жениям применять элементы разных схемотехнологических типов. Самая типичная ситуация – одновременное использование элементов КМОП и ТТЛ(Ш). Различие элементов требует рассмотрения их совместимости по уровням напряжений, токов, быстродействию и т. д. Согласование элементов КМОП и ТТЛ(Ш) отличается простотой. Выход­ные уровни U1 и U0 элементов КМОП близки соответственно к уровню питания и нулевому уровню, отличаясь от них на несколько процентов (например, в серии КР1554 при напряжениях питания 3–5 В U1 = Ucc–0, 1 В, a U0 = 0, 1 В). При подключении к выходу элемента КМОП входов элементов ТТЛ(Ш) оказывается приемлемой прямая передача сигналов от элемента к элементу (рис. 12, а). При этом низкий нулевой уровень, по­ступающий от КМОП-элемента, оказывается более " хорошим", чем ана­логичный уровень, получаемый от " своего" элемента ТТЛ(Ш). Высокий уровень логической единицы у элементов КМОП близок к напряжению питания, а у элементов ТТЛ(Ш) этот уровень приблизительно вдвое меньше. Повышение уровня логической единицы благоприятно для по­вышения помехоустойчивости схемы, но может быть опасно с точки зре­ния возможности пробоя входных цепей. Если повышение уровня U1 до­пустимо, то прямое управление элементом ТТЛ(Ш) от элемента КМОП вполне приемлемо. В частности, такое управление рекомендуется для из­вестных серий микросхем КР1533 и КР1554. В сочетаниях элементов ТТЛ(Ш)–КМОП напряжение высокого уровня, формируемое выходным каскадом ТТЛ(Ш), обычно недостаточно для надле­жащего управления элементами КМОП, и должно быть увеличено. В типовой схеме сопряжения (рис. 12, б) это выполняется с помощью цепочки Ucc–R. На первый взгляд схема рис. 12, б может показаться странной, поскольку в ней дополнительная цепочка Ucc–R должна воздействовать на выходное на­пряжение элемента ТТЛ(Ш). Выходные сопротивления элементов малы, что позволяет им работать на большие нагрузки и не поддаваться внешним воз­действиям, жестко сохраняя выработанные сигналы. Поэтому, как правило, никакие сигналы на выходы элементов не подаются. Однако в рассматривае­мом случае ситуация иная. Типичная выходная цепь элемента ТТЛ(Ш) изо­бражена на рис. 12, в. а б в г

Рис. 12. Схемы согласования элементов КМОП и ТТЛ(Ш) (а, б) и пояснения к их работе (з, г) При формировании высокого уровня напряжения транзистор Tl работает в схеме эмиттерного повторителя и создает малое выходное сопротивление для тока, вытекающего из выходной цепи. Ток, втекающий извне в выходной электрод, напротив, встречает чрезвычайно высокое сопротивление запер­того транзистора Т2 и сопротивление обратно включенного диода D. Такая резкая асимметрия выходных сопротивлений каскада для вытекающего тока (обычного рабочего режима) и втекающего, создаваемого цепочкой Ucc–R' позволяет этой цепочке определять напряжение в линии связи между эле­ментами, задавая уровень Ub приблизительно равный Ucc, что и требуется Для элемента КМОП (рис. 12, г). Рекомендуемые для сопряжения элемен­тов серий КР1533 и КР1554 значения сопротивления резистора равны при­близительно 5 кОм.

Режимы неиспользуемых элементов Если не все элементы, имеющиеся в корпусе ИС, использованы в схеме, то неиспользованные также подключены к напряжению питания, которое яв­ляется общим для всего корпуса. Если же мощности, потребляемые элементами в состояниях нуля и единицы, не равны, то имеет смысл поставить неиспользуемый элемент в состояние минимальной мощности, подав на какой-либо из его входов соответствующую константу. Наращивание числа входов Для элементов И и ИЛИ это не представляет трудностей: для получения нужного числа входов берётся несколько элементов, выходы которых объе­диняются далее элементом того же типа. Наращивание числа входов для операций И-НЕ, ИЛИ-НЕ, в сущности, производится аналогичным мето­дом, но в схеме появляются дополнительные инверторы (рис. 13, а). На этом рисунке звёздочка обозначает операцию Шеффера или Пирса. а б в

Рис. 13. Схемы наращивания числа входов (а) и снижения нагрузки на выходах логических элементов (б, в) Снижение нагрузок на выходах логических элементов Снижение нагрузок на выходах логических элементов может понадобиться, если нагрузки превышают допустимые значения, а также для повышения бы­стродействия схем, на которое нагрузки элементов оказывают самое непо­средственное влияние. Чем больше у элемента – источника сигнала – число нагрузок (или нестандартных внешних нагрузок), тем большее время тратится на достижение выходным сигналом порогового уровня при переключении, т. е. на изменение его логического состояния. Для предотвращения потерь быстродействия из-за нагрузок на выходах сильно нагруженных элементов применяют буферизацию (рис. 13, б) или разделение нагрузки (рис. 13, в). Введение буферных каскадов ускоряет работу источника сигнала, но вносит собственную задержку в тракт передачи сигнала. Будет ли в конечном счёте эффект ускорения, определяется конкретным расчётом. При разделении нагрузки новые элементы с задержками в тракт передачи сигнала не вводятся, но увеличивается нагрузка на тот источник сигнала, который питает рассматриваемую схему. Поэтому и здесь эффективность должна оцениваться конкретным расчётом.