Главная страница Случайная страница Разделы сайта АвтомобилиАстрономияБиологияГеографияДом и садДругие языкиДругоеИнформатикаИсторияКультураЛитератураЛогикаМатематикаМедицинаМеталлургияМеханикаОбразованиеОхрана трудаПедагогикаПолитикаПравоПсихологияРелигияРиторикаСоциологияСпортСтроительствоТехнологияТуризмФизикаФилософияФинансыХимияЧерчениеЭкологияЭкономикаЭлектроника |
Согласование временных диаграмм МП и ЗУ
Имея уточненную по результатам анализа нагрузок схему, можно рассмотрев задачу согласования временных диаграмм МП (точнее, системной шины) v ЗУ. Такое согласование — необходимое условие работоспособности системы. Исходными данными для анализа временных соотношений сигналов являются: - временные диаграммы машинных циклов МП; - временные диаграммы циклов работы ЗУ; - схема адресации и формирования управляющих сигналов ЗУ; - сведения о задержках сигналов в элементах схемы и цепях связи между ними. При определении задержек элементов следует иметь в виду их зависимосп от емкостных нагрузок на выходе ИС (см. §1.1). Перечень режимных параметров ЗУ (необходимых длительностей сигналов, их предустановок, времен удержания и сохранения) достаточно велик. Методика их обеспечения будет показана на примере некоторых параметров Анализ для других выполняется аналогичным способом. Рис. 5.19. Схема трактов передачи сигналов при управлении памятью
Рассмотрим процесс чтения для микросхемы SRAM тактируемого типа. Выясним вопросы, связанные со временем доступа по адресу tA, по сигналу выбора tcs и предустановкой адреса относительно сигнала . Для этого воспользуемся схемой, приведенной на рис. 5.19, на которой показаны тракты прохождения интересующих нас сигналов. Началом отсчета считаем момент выставления адреса на выходах МП. После этого происходят следующие процессы: - часть старшего полуадреса поступает на ЗУ через время tBUF задержки буфера (другая часть старшего полуадреса поступает на дешифратор выработки сигналов A); - младший полуадрес появляется на входах ЗУ позднее, чем старший, т. к. только через время tAL сигнал ALE задним фронтом загружает регистр, после чего через время задержки регистра irq сформируется адрес на входах ЗУ; - через время tA после поступления адреса ЗУ вырабатывает выходные данные tA — характеристика ЗУ по ТУ); - по истечении времени задержек шины и буфера данных (tШ и tBD) данные появятся на линиях AD7-0 микропроцессора, и это должно произойти не позднее, чем в момент tAD определяемый временной диаграммой МП. Среди перечисленных задержек пояснений требует лишь параметр tШ — задержка шины. Такая задержка появляется, если ЗУ имеет выходы с открытым коллектором, и при обращении к памяти происходят переключения из нуля в единицу в линиях шины данных (каскады с открытым коллектором медленно формируют положительные фронты). Как правило, подобных ситуаций избегают (например, удерживают линии шины в единичных состояниях при отсутствии на них сигналов, так что при появлении данных происходят только переключения в ноль в соответствующих разрядах). Поэтому в дальнейшем задержку tm учитывать не будем. Таким образом, на основании сказанного должно соблюдаться соотношение (1): Интервал tAD согласно ТУ на МП выражается соотношением где Т — длительность такта и N — число тактов ожидания в цикле чтения. Если неравенство удовлетворяется при N = 0, то возможна работа без тактов (1)В этом соотношении и далее задержки элементов указываются без учета их разброса. При оценке ситуаций по методу наихудшего случая учитываются предельные значения задержек, максимальные или минимальные.
ожидания. Иначе требуется ввести столько тактов ожидания, сколько потребуется для удовлетворения неравенства. Из полученного неравенства следует условие, предъявляемое к параметру tA: Рассмотрим теперь требования к параметру памяти tcs. Из отмеченного выше следует, что сигнал A (сигнал выбора субмодуля, получаемый декодированием нескольких старших разрядов адреса) появляется на входе элемента ИЛИ с номером три через время tBUF + tDC. Нулевой сигнал на нижнем входе этого элемента ИЛИ появится Позднее и определит тем самым момент поступления сигнала на вход ИС памяти. Этот сигнал, обозначенный как , появится в момент времени tAC + tИЛИ + tИ, где tAC — параметр временной диаграммы МП (интервал между моментами выставления адреса и строба чтения). По истечении времени задержки элемента ИЛИ на входе сформируется сигнал выбора субмодуля. После этого памяти потребуется время tcs Для подготовки выходных данных, которые после задержки в буфере данных появятся на линиях AD7-0 микропроцессора, что должно произойти не позднее, чем в момент времени tAD). Из сказанного следует условие: на основании которого предъявляется требование к величине
Разность времен появления сигналов адреса на входах ИС памяти определит их предустановку в схеме: Требуется соблюдение условия: где tSU(A-CS).TУ — параметр памяти. К процессам завершения цикла чтения тоже предъявляются определенные требования. Необходимо, чтобы " старые" данные были сняты с шины данных AD7-0 раньше, чем появится новое значение адреса (в следующем цикле). Временные диаграммы МП определяют интервал от конца строба чтения до появления нового адреса tRA как величину Т/2 — 10 нc. В паспортных данных ИС памяти имеется параметр tDIS(CS) — время запрещения данных после снятия сигнала CS. Временные соотношения сигналов для процесса завершения чтения (рис. 5.20) учитывают, что сигнал будет снят после окончания сигнала через время, равное суммарной задержке элементов ИЛИ с номером два, И и ИЛИ с номером три. На основании рисунка можно записать соотношение: Рис. 5.20. Временные диаграммы сигналов для завершения цикла чтения из памяти В цикле записи следует обеспечить выбор ячейки только после ее четкой адресации и предотвратить обращение к иным, кроме выбранной, ячейкам. Первое условие требует определенной предустановки адреса относительно строба записи на входах ИС памяти, второе — полного отключения от трактов записи предыдущей ячейки до начала нового цикла. Согласование временных диаграмм памяти и МП для быстродействующих систем оказывается сложной задачей. В таких системах сами временные интервалы диаграмм малы, и их сдвиги из-за паразитных задержек сильно усложняют построение работоспособных схем. В последнее время решение этой проблемы находят в разработках синхронных ЗУ. Синхронные динамические ЗУ с конвейерной организацией тракта передачи данных рассмотрены в §4.8. Такие же по архитектуре ЗУ появляются и в микросхемах статической памяти.
|