ПримерЗ

Рассмотрим пример размещения в АП адресов ПЗУ, ОЗУ и ВУ, т. е. совме­щенный ввод/вывод. Для памяти используем абсолютную адресацию, а для ВУ — линейную селекцию. Пусть для ПЗУ отведено 16К адресов в начале АП, адреса ВУ занимают третью четверть АП, а адреса ОЗУ занимают по­следние 8К адресного пространства. Примем, что в системе имеется 5 ВУ, каждое из которых имеет 4 внутренних регистра со своими адресами, а в качестве ОЗУ используется триггерное тактируемое ЗУ. Распределение АП показано на рис. 5.15, а.

Рис. 5.15. Пример распределения адресного пространства между модулями памяти и внешними устройствами (а) и схема адресации модулей памяти и внешних устройств (б)

Пусть ПЗУ строится на микросхемах с организацией 8Кх8, а ОЗУ на микро­схемах 2Кх8. Имея в виду байтовую организацию модуля памяти, видим, что каждая микросхема играет роль субмодуля (не нуждается в наращивании разрядности хранимых слов). Для адресации ВУ используем младшие разря­ды шины адреса, число которых определяется как N + 2, где N — число ВУ, а две линии нужны для адресации их внутренних регистров.

Таблица 5.6

Схема адресации, соответствующая таблице адресов (табл. 5.6), приведена на рис. 5.15, б. Дешифратор DC1 делит АП на четыре части, его выходы разре­шают работу тем объектам адресации, которые расположены в соответст­вующей четверти АП. Линия А₁₃ разрешает работу микросхемы PROMO в первой половине первой четверти АП при нулевом состоянии и работу мик­росхемы PROM1 — при единичном. Линии А₂… А₆ использованы для ли­нейной селекции внешних устройств, а линии А₁₁ и А₁₂ декодируются де­шифратором DC2, для разрешения работы микросхемам SRAM3...SRAMO в их зонах адресов.

Символом " X" обозначены безразличные состояния адресных разрядов, а буквой d — разряды, " декодируемые на кристалле", т. е. входящие в состав адресных входов самих микросхем памяти или адресных линий внутренних регистров ВУ.