Системна шина комп'ютера

Основне завдання шин - об'єднати в єдину систему різноманітну номенклатуру модулів, забезпечивши їх високопродуктивну належну роботу. Під належною роботою слід розуміти виконання умов відкритості, сумісності, типовості, гнучкості, надійності, ремонтопридатності, ефективності та інших, загальносистемних вимог. Суть всіх цих вимог можна сформулювати так: заміна одних шин іншими не повинна супроводжуватися появою архітектурних обмежень. Загальна організація роботи шини може бути представлена як сукупність механізмів, кожен з яких виконує певну функцію передачі інформації. Множина таких механізмів кінцева, але їх чим більше, тим складніша і різноманітніша структура комп'ютера. Початок реалізації конкретного механізму пов'язаний з установкою стану шини. Для цієї мети серед шин управління є сукупність сигналів(ліній), які визначають напрямок передачі сигналів, характер переданої інформації, її інформаційну структуру, місце звернення та ін. У відповідності з вибраним станом встановлюється організація використання шини адреси і шини даних. Час, займаємий виконанням окремого механізму, називається циклом шини.

Системні інтерфейси материнської плати (системна шина), які мають роз'єми (слоти) для підключення адаптерів периферійних пристроїв (інтерфейсних карт), отримали назву шин розширення. Шини розширення ПК почали свою історію з 8-бітної шини ІЅА. Її відкритість забезпечила появу широкого спектра плат розширень, що дозволяють використовувати ПК у різних сферах.

Шини розширення системного рівня дають можливість встановлюваним на них модулям максимально використовувати такі системні ресурси як простори пам'яті і введення/виводу, переривання, канали прямого доступу до пам'яті.

5. Загальна характеристика мікропроцесорів та їх еволюція

Під архітектурою процесора розуміється його програмна модель, тобто програмно-видимі властивості. Під мікроархітектурою розуміється внутрішня реалізація цієї програмної моделі. З ускладненням структури мікропроцессорв зростають вимоги до підвищення тактової частоти для досягнення необхідної швидкодії. Залежно від шляхів досягнення можливого компроміси розрізняють декілька архітектур сучасних мікропроцесорів:

- RISC (Reduced Instruction Set Computer) – процесори з скороченою системою команд. Система команд відрізняється відносною простотою, коди інструкцій мають чітку структуру.

- CISC (Complete Instruction Set Computer) – процесори з повним набором інструкцій. - MISC (Multipurpose Instruction Set Computer) – являє собою об'єднані RISC CPU з мікропрограмно-керованим ПЗУ.

Процесори i80x86 мають найскладнішу у світі систему команд. В процесорах цього сімейства, починаючи з 486, застосовується комбінована MISC архітектура.

В даний час сімейство i80x86 налічує 7 поколінь процесорів.

Перше покоління (процесори 8086 і 8088 і математичний співпроцесор 8087) задало архітектурну основу – набір нерівноправних 16-розрядних регістрів, сегментну систему адресації пам'яті в межах 1 Мбайт з великою різноманітністю режимів, систему команд, систему переривань та деякі інші риси.

Друге покоління(80286 з співпроцесором 80287) привнесло в сімейство захищений режим, що дозволяє задіяти віртуальну пам'ять розміром до 1 Гб для кожної задачі, користуючись адресної фізичною пам'яттю в межах 16 Мбайт.

У другому поколінні з'явилися нові інструкції: системні і кілька прикладних.

Третє покоління (386/387 з суфіксами DX і SX) ознаменувався переходом до 32-розрядної архітектури IA-32. Збільшився обсяг адресної пам'яті(до 4 Гбайт реальної, 64 Тбайт віртуальної). В систему команд ввели можливість перемикання розрядності адресації і даних. Захищений режим був дещо вдосконалений.

Четверте покоління(486, DX і SX) в архітектурну модель великих змін не внесло, проте був прийнятий ряд заходів для підвищення продуктивності. В цих процесорах значно ускладнений виконавчий конвеєр. В цьому ж поколінні відмовилися від зовнішнього співпроцесора: тепер він розміщується на одному кристалі з центральним(називається FPU), або його немає взагалі.

П'яте покоління – процесор Pentium INTEL і в AMD K5 - привнесло суперскалярну архітектуру. Суперскалярність означає наявність більше одного конвеєра. У процесорів 5 покоління після блоків попередньої вибірки і першій стадії декодування інструкцій є 2 конвеєра, U-конвеєр і V-конвеєр. Для бистрого постачання конвеєрів інструкціями та даними з пам'яті шина даних процесорів має розрядність 64 біт.

Шосте покоління процесорів Intel почалося з Pentium Pro і продовжується в процесорах Pentium 2, 3, Celeron і Xeon. Його відмітною особливістю є виконання зі зміною послідовності інструкцій (динамічне виконання), при якому інструкції розбиваються на найпростіші мікрооперації, які далі виконуються суперскалярним процесорним ядром в порядку, зручному процесору.

Сьоме покоління почалося з процесора Athlon. Зарахування його до нового покоління мотивовано розвитком суперскалярності і суперконвеєрності, яка нині охопила і блок FPU.

6. Програмна модель процесора 32-розрядного процесора Intel

32-розрядна архітектура з'явилася в МП 80386 і є базовою архітектурою всіх сучасних МП. МП із 32-розрядною архітектурою мають вбудований блок керування пам'яттю, який підтримує механізми сегментації і сторінкової організації пам'яті. Знято обмеження на довжину сегмента – 64 Кбайт. Процесори забезпечують 4-рівневу систему захисту простору пам'яті і введення-виведення, а також механізм переключення задач. В архітектуру процесорів введені засоби налагодження і тестування.

МП із 32-розрядною архітектурою підтримують такі режими роботи:

R – реальний режим, де його адресується пам'ять складає 1Мбайт і його робота сумісна з МП 8086;

P16 - захищений 16-розрядний режим, який сумісний з роботою МП 80286 в захищеному режимі;

Р32 – захищений 32-разряжный режим, в якому виконуються 32-бітні операції, має адресуєму пам'ять 4 Гб;

V86 – віртуальний режим МП 8086, який реалізується внутр. захищеного режиму, і реалізує одночасно віртуальну роботу безлічі МП 8086;

SMM – особливий режим системного управління, при якому процесор перемикається в інше, ізольоване від інших режимів адресний простір у службових та налагоджувальних цілях.

32-розрядні мікропроцесори мають наступні групи регістрів:

1) регістри загального призначення(РОН) – 8 регістрів;

2) сегментне регістри – 6 регістрів;

3) покажчики команд і прапори – 2 регістра;

4) системні регістри, які включають:

- керуючі регістри – 5 регістрів;

- регістри системних адрес і системних сегментів – 4 регістра;

- налагоджувальні регістри – 8 регістрів;

- тестові регістри – 8 регістрів;

- модельно-специфічні регістри

Адресація оперативної пам'яті. У 32-розрядних МП адресація проводиться з точністю до 8-, 16-, 32-розрядних елементів. При цьому молодшому адресою відповідає молодший байт. Крім цих базових структур МП 80386 підтримує організацію сегментування і станичного розбиття пам'яті, які можуть використовуватися одночасно.

МП в захищеному режимі Р32 працює з трьома областями адрес: логічної, лінійної і фізичної.

7. Математичний співпроцесор

Завдання математичного співпроцесора визначається не тільки продуктивним виконанням операцій з плаваючою точкою, але і з розширенням можливостей задоволення вимог стандартів на виконання операцій з плаваючою точкою IEEE-754 і IEEE-854, які передбачають підвищення точності операцій, обробку дуже великих і дуже малих чисел та ін..

Фірмою Intel для молодших поколінь ЦП i8086, i80286, i80386 працював свої співпроцесори i8087, i80287, i80387 у вигляді окремих мікросхем, які підключаються до локальної шини основного процесора і називаються числовим розширенням процесора NPX. Починаючи з МП i80486 співпроцесор реалізований як внутрішнє пристрій плаваючою точкою FPU. Тому процесори i80486 і вище включають цілочисельний пристрій IU, яке виконує роль ЦП і FPU. У будь-якому випадку співпроцесор виконує тільки свої специфічні команди із загального потоку команд, а роботу по декодуванню команд і доставки даних виконує ЦП. Співпроцесор виконує обчислення паралельно з ЦП, не звертаючи уваги на перемикання завдань в захищеному режимі.

Організація взаємодії ЦП (IU) c співпроцесором (FPU) заснована на тому, що всі команди, обрані IU з пам'яті, потрапляють на обидва процесора (IU і FPU) одночасно і кожен з них вибирає і виконує тільки свої команди, ігноруючи інші.

Практично перед кожною командою співпроцесора ЦП формується команда перевірки стану співпроцесора(вільний співпроцесор).

В FPU можна виділити 2 пристрої: управління і виконавче.

8. Системна пам'ять комп'ютера. Логічна організація

Системна пам'ять ПК включає в себе оперативну пам'ять(ОЗП), кеш-пам'ять, постійну пам'ять(ПЗУ), енергонезалежну пам'ять і буферну пам'ять різних адаптерів.

Межа адресного простору фізичної пам'яті визначається шириною адресної шини і становить: 1 Мбайт при 20-розрядній шині, 16 Мбайт при 24-розрядній шині, 4 Гбайт при 32-розрядній шині, 64 Гбайт при 36-розрядній шині.

Табл. – Розподіл адресного простору пам’яті

Перші 640 кбайт пам’яті утворюють основну пам'ять, яка доступна MS-DOS в реальному режимі. Пам'ять в адресному просторі від A0000h до BFFFFh займає буфер відеоадаптерів, яка розміщена на платах відеоадаптерів. Пам'ять в адресному просторі від C0000h до FFFFFh призначена для розміщення BIOS на мікросхемах ПЗУ. Пам'ять понад мегабайтну межу утворює розширену пам'ять.

Відображувана пам'ять.

ВП за допомогою спец. апаратури та ПЗ дозволяє МП здійснювати доступ до фіз.. пам’яті, розташованої вище 1-Мб межі, через спеціально організовані вікна(фрейми) пам’яті, що лежать нижче межі 1 мб. Прикладні програми можуть використовувати не більше 640 кбайт оперативної пам’яті. Однак, якщо в системі підтримується EMS- специфікація, з’являється можливість використовувати до 32 Мбайт додаткової пам’яті плати. Область адрес, зарезервована для BIOS, зайнята повністю програмами ПЗУ тільки в PS/2, а для IBM PC XT і IBM PC AT в цьому діапазоні є вільне вікно розміром не менше 64 кбайт. Початкова межа вікна(сегмент адреси) задається регістрами конфігураторами плати. Це вікно в специфікації називається page from. Вікно розбивається на 4 сегмента по 16 кбайт. Вся додаткова пам'ять розбивається на логічні сторінки розміром до 16 Кбайт.