Системы логических элементов

Системой логических элементов называется функционально полный набор логических элементов, объединенных общими электрическими, конструктивными и технологическими параметрами и использующих одинаковый тип межэлементных связей [1]. Системы элементов содержат элементы для выполнения логических операций, запоминающие элементы, элементы, реализующие функции узлов ЭВМ, а также элементы для усиления, восстановления и формирования сигналов стандартной формы.

Условно-графические обозначения (УГО) некоторых логических элементов представлены на рис.2.1.

Уго элемента представляет собой прямоугольник, к которому слева подходят входные сигналы, а справа выходят выходные. Внутри прямоугольника ставится условное обозначение выполняемой элементом логической функции. Если значение выходного сигнала принимает инверсное значение по отношению к обозначенной внутри элемента функции, то данный выход обозначается на УГО элемента кружком (рис.2.1, в – 2.1, д). Аналогично, если активным уровнем входного сигнала является логический " 0", то данный вход обозначается кружком (вход E элемента 2.1, ж).

Если элемент выполняет сложную функцию, имеет несколько функционально различных групп входов и выходов, то входы и выходы отделяются от основного поля УГО вертикальными линиями. Внутри каждого из получившихся полей функционально различные группы входов и выходов отделяются друг от друга горизонтальными линиями. На рис.2.1, ж показан элемент, выход которого может находиться в одном из трех состояний: логический " 0", логическая " 1", состояние высокого сопротивления. В состоянии высокого сопротивления выход элемента отключается от входов всех других элементов, с которыми он связан. Вход E (enable) этого элемента управляет состоянием его выхода. Так как на условно-графическом обозначении этот вход отмечен кружком, то отсюда следует, что функция разрешения передачи двоичного сигнала со входа на выход элемента выполняется при состоянии логического " 0" на входе разрешения E. Если на вход E подан сигнал логической " 1", то выход элемента находится в отключенном (так называемом " третьем") состоянии.

Рассмотрим это на примере работы инвертора (рис.2.2, а). Если сигнал X имеет высокий потенциал, то ключ, реализованный на транзисторе, замкнут, и потенциал точки Y низкий. В противном случае связь между точкой Y и " землей" разорвана, и сигнал Y имеет высокий уровень, что и обеспечивает реализацию логической функции " отрицание".

Для элемента " И-НЕ" сигнал в точке Y будет иметь низкий уровень (НУ) лишь тогда, когда оба сигнала X 1 и X 2 имеют высокий уровень (ВУ). Работа этого элемента описывается таблицей 2.1.

Таблица 2.1

Если принять, как это делается в наиболее распространенных сериях логических элементов, высокий уровень сигнала за логическую" 1", а низкий уровень – за логический " 0", то получим таблицу истинности данного элемента (табл. 2.2).

Таблица 2.2

Эта таблица соответствует логической функции " И-НЕ".

В то же время, принимая высокий уровень сигнала за логический " 0", а низкий уровень – за логическую " 1", получим следующую таблицу истинности (табл.2.3).

Таблица 2.3

Эта таблица соответствует уже функции " ИЛИ-НЕ".

Таким образом, кодирование сигналов в системе логических элементов может влиять на выполняемую им логическую функцию. В дальнейшем будем полагать кодировку сигналов, принятую для табл. 2.2.

Для элемента " ИЛИ-НЕ" (см. рис.2.2) сигнал в точке Y будет иметь высокий уровень лишь тогда, когда оба сигнала X 1 и X 2 имеют низкий уровень. Работа этого элемента описывается табл.2.4, а его таблица истинности при сделанных предположениях о кодировке сигнала – табл.2.5. Эта таблица соответствует логической функции " ИЛИ-НЕ".

Таблица 2.4

Таблица 2.5

Параметры элементов принято делить на статические и динамические [1]. Статические параметры инвариантны к переходным процессам и измеряются в статическом режиме. Динамические, наоборот, определяют реактивные свойства элемента и измеряются во время переходных процессов.

К статическим параметрам относятся токи, текущие по выводам схемы, и соответствующие напряжения. Отметим среди этих параметров следующие:

ток потребления;

напряжение источника питания;

пороговое напряжение низкого уровня (U⁰);

пороговое напряжение высокого уровня (U¹);

потребляемая мощность;

нагрузочная способность;

помехоустойчивость.

Среди многочисленных динамических параметров, характеризующих схему, выделим следующие:

время перехода при включении (t¹⁰) (задний фронт);

время перехода при выключении (t⁰¹) (передний фронт);

время задержки распространения при включении ();

время задержки распространения при выключении ();

среднее время задержки распространения (t _{зд ср}) – интервал времени, равный полусумме времен задержки распространения сигнала при включении и при выключении; в дальнейшем это время будем называть временем задержки элемента (t _зд).

Проиллюстрируем некоторые статические и динамические параметры логических схем на примере работы элемента " НЕ" (см. рис.2.2, а). Временная диаграмма входного и выходного сигналов этого элемента, на которой отмечены его статические и динамические параметры, приведена на рис.2.3.

2.2. Порядок проектирования комбинационных схем

При проектировании схем, выполняющих ту или иную логическую функцию, необходимо обеспечить минимизацию аппаратных затрат на реализацию этих схем, а также во многих случаях необходимо сократить номенклатуру используемых логических элементов. Последнее требование реализуется путем выбора соответствующей системы элементов.

В настоящее время основные серии интегральных логических схем включают в себя элементы, составляющие некоторый функционально полный логический базис, а также дополнительные элементы, реализующие часто встречающиеся логические функции [1]. В качестве функционально полных базисов ис­пользуются, как правило, одноэлементные базисы " И-НЕ" либо " ИЛИ-НЕ".

Рассмотрим этапы проектирования комбинационных логических схем на одноэлементном базисе " И-НЕ" без использования каких-либо дополнительных логических элементов на примере проектирования одноразрядного комбинационного сумматора. Такой сумматор является основой построения многоразрядной суммирующей схемы, выполняющей операции над числами, представленными в том или ином коде.

Пример выполнения операции суммирования чисел, представленных в обратном коде:

X ^ок=0.1011

Y ^ок=1.0110

₊0.1011

1.0110

₊1.0.0001

1

0.0010

Из примера видно, что в каждом разряде происходит суммирование трех кодов: соответствующих разрядов операндов и переноса, поступающего из предыдущего разряда (для младшего разряда – циклический перенос из знакового разряда). При этом вырабатывается значение суммы в этом разряде и перенос в следующий разряд.

Условно-графическое обозначение элемента, выполняющего эти действия, приведено на рис.2.4.

Рассмотрим основные этапы проектирования такой схемы.

Таблица 2.6

Этап 2. Минимизация логической функции. На этом этапе можно использовать любые методы минимизации [5]. Специфика минимизации многовыходных функций – необходимость получения устройства, имеющего минимальный общий состав оборудования, то есть следует проводить минимизацию одной функции с учетом возможного использования части полученного оборудования для минимизации другой функции. В нашем примере не будем рассматривать эту особенность и проведем автономную минимизацию каждой функции. Для функций от небольшого (до четырех) числа переменных для минимизации удобно использовать метод диаграмм Вейча. Диаграмма Вейча для функции S_i представлена на рис.2.5.

	yi	¯ yi
xi
¯ xi
		pi

Рис.2.5. Диаграмма Вейча для функции суммы одноразрядного сумматора

Из диаграммы видно, что минимальная дизъюнктивная нормальная форма для функции суммы одноразрядного сумматора совпадает с ее совершенной дизъюнктивной нормальной формой:

S_i = `x<sub>i</sub>`y_i p_i v `x<sub>i</sub> y<sub>i</sub>`p_i v x_i`y<sub>i</sub>`p_i v x_iy_ip_i

Диаграмма Вейча для функции P_{i +1} представлена на рис.2.6.

	yi	¯ yi
xi
¯ xi
		pi

Рис.2.6. Диаграмма Вейча для функции переноса одноразрядного сумматора

Минимальная дизъюнктивная нормальная форма для этой функции имеет вид:

Р_{i +1}= x_iy_i v x_ip_i v y_ip_i

Этап 4. Составление схемы на элементах, реализующих функции выбранного базиса. Для более наглядного отображения этого этапа выше обозначены номера элементов, которые будут реализовывать ту или иную часть функции. Полученные схемы представлены на рис.2.7 и 2.8.

Рассмотрим некоторые схемы, составляющие основу элементной базы любого компьютера.

Дешифратор

Дешифратором называется комбинационная схема, имеющая n входов и 2 ⁿ выходов и преобразующая двоичный код на своих входах в унитарный код на выходах. Унитарным называется двоичный код, содержащий одну и только одну единицу, например 00100000. Условно-графическое обозначение дешифратора на три входа приведено на рис.2.9.

Номер разряда, в котором устанавливается " 1" на выходе дешифратора, определяется кодом на его входах. Ниже приведена таблица истинности трехвходового дешифратора (табл.2.7).

Реализация дешифратора в одноэлементном базисе " Штрих Шеффера" достаточно проста, так как таблица истинности для любого выхода имеет только одну единицу. На рис.2.10 представлена схема формирования сигнала на одном из выходов дешифратора (сигнал f ₅ выходе 5):

На выходах такого дешифратора образуется унитарный код, содержащий один и только один ноль. Например, если входные сигналы имеют значение 110₂=6₁₀, то выходы дешифратора, представленного на рис.2.11, будут находиться в состоянии 10111111, то есть выход 6 будет иметь значение, отличное от остальных выходов.

Дешифраторы широко применяются в различных устройствах компьютеров. Прежде всего, они используются для выбора ячейки запоминающего устройства, к которой производится обращение для записи или считывания информации. При этом часть разрядов адресного кода может дешифрироваться дешифраторами, выполненными в виде отдельных интегральных схем, а другая часть разрядов (обычно младшая) дешифрируется с помощью дешифраторов, встроенных непосредственно в БИС запоминающего устройства. Кроме того, дешифраторы находят применение в устройстве управления для определения выполняемой операции, построения распределителей импульсов и в других блоках.

Шифратор

Шифратор – схема, имеющая 2 ⁿ входов и n выходов, функции которой во многом противоположны функции дешифратора (рис.2.12). Эта комбинационная схема в соответствии с унитарным кодом на своих входах формирует позиционный код на выходе (табл. 2.8).

Таблица 2.8

Триггер

Триггер – электронная схема, обладающая двумя устойчивыми состояниями. Переход из одного устойчивого состояния в другое происходит скачкообразно под воздействием управляющих сигналов. При этом также скачкообразно изменяется уровень напряжения на выходе триггера [7].

Триггеры служат основой для построения регистров, счетчиков и других элементов, обладающих функцией хранения.

Главной частью любого триггера является запоминающая ячейка (ЗЯ). Схема запоминающей ячейки на элементах " И-НЕ" представлена на рис.2.13.

Пусть на входы ЗЯ поданы сигналы: ` S =0, ` R =1. Тогда при любом исходном состоянии ЗЯ на выходе элемента 1 установится высокий уровень напряжения. Так как на входы элемента 2 поступают значения Q и` R, то на его выходе будет сигнал низкого уровня. Таким образом, ЗЯ перейдет в состояние " 1".

Аналогично при` S =1, ` R =0 запоминающая ячейка перейдет в состояние Q =0, ` Q =1, то есть в " 0".

Если ` S =1, ` R =1, то состояние ЗЯ будет определяться ее предыдущим состоянием. Если ЗЯ находилась в состоянии " 1", то сигнал` Q =0, поступая на вход элемента 1, подтвердит состояние его выхода Q =1. На входы элемента 2 поступят сигналы только высокого уровня. Поэтому его выход будет находиться в состоянии ` Q =0, то есть не изменится. Если ЗЯ находилась в состоянии " 0", то сигнал Q =0, поступая на вход элемента 2, подтвердит состояние его выхода` Q =1. В свою очередь, выход элемента 1 также останется без изменения. Таким образом, эта комбинация входных сигналов соответствует режиму хранения.

Если на входы` S и` R поданы сигналы низкого уровня (` S =` R = 0), то напряжение на выходах элементов 1 и 2 будет высоким (Q =` Q = 1). При переводе ЗЯ в режим хранения (` S =`R = =1), выходы элементов 1 и 2 могут установиться в произвольное состояние. Поэтому комбинация сигналов ` S =` R = 0 на управляющих входах не используется.

Работа триггерной схемы определяется не таблицей истинности, как комбинационной логической схемы, а таблицей переходов. Таблица переходов показывает изменение состояния триггера при изменении состояния входных сигналов в зависимости от его текущего состояния. Таблица переходов запоминающей ячейки показанной на рис.2.13, представлена в табл.2.9.

Таблица 2.9

Аналогичная запоминающая ячейка может быть построена на элементах " ИЛИ-НЕ".

Такие запоминающие ячейки можно рассматривать как простейшие асинхронные триггеры, на базе которых строятся синхронные триггерные схемы.

Триггеры можно классифицировать по различным признакам, например так, как это показано на рис.2.14.

Триггер называется синхронным, если его таблица переходов хотя бы по одному управляющему входу реализуется под воздействием синхронизирующего сигнала.

Рассмотрим организацию синхронного одноступенчатого триггера (рис.2.15).

Основу синхронного одноступенчатого триггера составляет рассмотренная выше запоминающая ячейка (элементы 1, 2). Комбинационная схема преобразует управляющие сигналы триггера, а также, для некоторых типов триггеров, сигналы Q и` Q с выходов ЗЯ в сигналы `S и ` R на входах запоминающей ячейки. Синхросигнал C разрешает передачу на входы элементов 1 и 2 таких значений сигналов ` S и` R, которые устанавливают ЗЯ в то или иное состояние. Неактивное значение синхросигнала обеспечивает на входах запоминающей ячейки состояние управляющих сигналов` S =` R = 1, что соответствует для нее режиму хранения.

Схема синхронного одноступенчатого RS -триггера приведена на рис.2.16. Его таблица переходов представлена в табл.2.10.

Таблица 2.10

Еще раз подчеркнем, что данная таблица переходов будет реализовываться лишь при активном уровне синхросигнала C (для данной организации это C = 1). При C = 0 выходы элементов 3 и 4 (см. рис.2.16) будут в состоянии " 1", что соответствует режиму хранения запоминающей ячейки, реализованной на элементах 1 и 2.

Таблицы переходов JK - и D - триггеров приведены в таблицах 2.11 и 2.12 соответственно.

Таблица 2.11

Таблица 2.12

Представленный на рис.2.16 триггер имеет статическую синхронизацию, при которой управляющие сигналы активизируют входы ` S и` R запоминающей ячейки во время высокого уровня сигнала на входе синхронизации. Его условно-графическое обозначение приведено на рис.2.17, а. Условно-графические обозначения триггеров, использующих другие типы синхронизации, приведены на рис.2.17, б, в, г (на примере RS -триггера). На рис.2.17, б представлено УГО триггера со статической синхронизацией в случае, если активный уровень синхросигнала низкий. Условно-графические обозначения триггеров с динамической синхронизацией показаны на рис.2.17, в и 2.17, г. В первом случае изменение состояния триггера под воздействием поступивших управляющих сигналов происходит только в момент переключения синхронизирующего сигнала с низкого уровня на высокий, а во втором – при переключении с высокого на низкий уровень. При постоянном значении уровня синхросигнала состояние выхода триггера с динамической синхронизацией не меняется при любых изменениях управляющих сигналов на его входах.

Идеализированная (без учета задержек) временная диаграмма работы RS- триггеров с различными типами синхронизации приведена на рис.2.18.

Рис.2.18. Временная диаграмма работы RS - триггера

с различными типами синхронизации:

Q _а – статическая синхронизация; Q _б– статическая инверсная синхронизация;

Q _в –динамическая синхронизация передним фронтом синхросигнала;

Q _г– динамическая синхронизация задним фронтом синхросигнала

Как отмечалось выше, синхронный триггер, помимо управляющих входов, воздействующих на его состояние при подаче сигнала синхронизации, может иметь входы, которые воздействуют на его состояние непосредственно. Обычно они используются для установки триггера в то или иное начальное состояния перед подачей последовательности синхросигналов. Схема синхронного RS - триггера с асинхронными входами установки в " 0" и в " 1" приведена на рис.2.19, а его условно-графическое обозначение – на рис.2.20.

Триггеры некоторых типов используют значения выходного сигнала для формирования управляющих сигналов на входы запоминающей ячейки (см. рис.2.15). Это может привести к непредсказуемой последовательности его переключений. При построении отдельных схем на основе триггеров, например регистров сдвига, необходимо, чтобы значение выходных сигналов триггера не изменялось на время записи значения его выходных сигналов в другой триггер, но сам этот триггер должен воспринимать значения с выхода некоторой другой триггерной схемы. Эти, а также некоторые другие ситуации требуют особых подходов к организации триггера, основным из которых является создание двухступенчатых триггеров.

Двухступенчатый RS - триггер (рис.2.21 и 2.22) строится на основе двух одноступенчатых триггеров с прямой статической синхронизацией. Информация в первую ступень триггера (элемент 1) заносится во время действия высокого уровня синхросигнала. После того как синхросигнал на входе принимает низкое значение, элемент 1 переходит в режим хранения, а значение высокого сигнала на выходе инвертора 3 обеспечивает запись состояния триггера 1 в триггер 2. Идеализированная временная диаграмма работы двухступенчатого RS -триггера приведена на рис.2.23.

Рис.2.23. Временная диаграмма работы двухступенчатого RS -триггера

Счетчик

Счетчиком называется электронная схема, предназначенная для подсчета числа сигналов, поступающих на его счетный вход. Счетчики используются в устройстве управления компьютера при построении распределителей импульсов и организации циклов, в счетчиках команд для формирования адреса выполняемой команды при естественном порядке выполнения и в некоторых других устройствах ЭВМ. Также счетчики широко применяются в качестве самостоятельных узлов в различных системах цифровой автоматики.

Суть работы счетчика заключается в изменении на единицу зафиксированного в нем значения с приходом каждого счетного сигнала. Счетчики принято подразделять на суммирующие, вычитающие и реверсивные. Суммирующие счетчики увеличивают свое значение, вычитающие – уменьшают, а реверсивные могут работать как на прибавление, так и на вычитание в зависимости от сигналов управления. Параметром, определяющим информационную емкость счетчика, является модуль пересчета, равный числу внутренних состояний. Это значение проставляется на УГО после аббревиатуры CT.

Пример асинхронного трехразрядного двоичного суммирующего счетчика приведен на рис.2.25, а его условно-графическое обозначение – на рис.2.26. Для построения этого счетчика использованы JK -триггеры с динамической синхронизацией по спаду синхросигнала. Каждый JK -триггер в счетчике включен в режим инвертирования своего состояния при переключении синхросигнала с высокого уровня на низкий (см. табл.2.11)..

код на выходе счетчика

Рис.2.27. Временная диаграмма работы счетчика

Быстродействие асинхронного счетчика определяется максимальной задержкой от изменения сигнала на его счетном входе до полного установления состояния всех его выходов. Проведем оценку быстродействия на примере переключения выходов счетчика после поступления восьмого синхросигнала на его вход (рис.2.28), так как именно в этом такте время переключения выходов счетчика будет максимальным.

C
Q 0			tT
Q 1				tT
Q 2			tCT =3 tT

Рис.2.28. Оценка быстродействия асинхронного счетчика

По фронту 1-0 сигнала С (8) с задержкой сигнала, равной t_T, на триггере Q 0 (см. рис.2.25) происходит изменение сигнала на выходе Q 0. Это изменение, в свою очередь, приведет к переключению сигнала Q 1 с соответствующей задержкой относительно переключения Q 0. Вслед за этим с задержкой сигнала на следующем триггере переключится сигнал Q 2. То есть общее время задержки переключения сигналов на выходе трехразрядного счетчика составит 3 t_T. Очевидно, что для n ‑ разрядного счетчика время задержки составит

t_CT = n•t_T.

Таким образом, с увеличением разрядности асинхронного счетчика увеличивается его задержка и, следовательно, уменьшается быстродействие.

Этот недостаток устраняется в счетчиках, работающих по синхронной схеме. В них за счет дополнительных управляющих комбинационных схем обеспечивается одновременное переключение всех разрядов при поступлении сигнала на счетный вход (с задержкой, равной задержке одного триггера вне зависимости от разрядности счетчика).

Обычно счетчик имеет вход установки в нулевое состояние (асинхронный сброс составляющих его триггеров в " 0"). Некоторые счетчики имеют цепи установки в произвольное начальное состояние, с которого уже будет начинаться операция счета.

Регистр хранения

Регистр – внутреннее запоминающее устройство процессора или внешнего устройства, предназначенное для временного хранения обрабатываемой или управляющей информации [3]. Регистры представляют собой совокупность триггеров, количество которых равняется разрядности регистра, и вспомогательных схем, обеспечивающих выполнение некоторых элементарных операций. Набор этих операций в зависимости от функционального назначения регистра может включать в себя одновременную установку всех разрядов регистра в " 0", параллельную или последовательную загрузку регистра, сдвиг содержимого регистра влево или вправо на требуемое число разрядов, управляемую выдачу информации из регистра (обычно используется при работе нескольких схем на общую шину данных) и т.д.

Регистры хранения используются для приема, хранения и выдачи многоразрядого кода. Они представляют собой совокупность одноступенчатых триггеров (как правило, D- типа) с общим входом синхронизации. Иногда в регистре имеется также и общий вход асинхронной установки всех триггеров в " 0". Схема четырехразрядного регистра хранения приведена на рис.2.29, а его условно-графическое обозначение – на рис.2.30.

Регистр сдвига

Регистр сдвига – регистр, обеспечивающий помимо хранения информации сдвиг влево или вправо всех разрядов одновременно на одинаковое число позиций. При этом выдвигаемые за пределы регистра разряды теряются, а в освобождающиеся разряды заносится информация, поступающая по отдельному внешнему входу регистра сдвига. Обычно эти регистры обеспечивают сдвиг кода на одну позицию влево или вправо. Но существуют и универсальные регистры сдвига, которые выполняют сдвиг как влево, так и вправо в зависимости от значения сигнала на специальном управляющем входе или при подаче синхросигналов на разные входы регистра. Регистр сдвига может быть спроектирован и таким образом, чтобы выполнять сдвиг одновременно не на одну, а на несколько позиций.

Регистры сдвига строятся на двухступенчатых триггерах. Условно-графическое обозначение четырехразрядного регистра, выполняющего сдвиг на один разряд от разряда 0 к разряду 3, показана на рис.2.31, а его структура – на рис.2.32. Ввод информации в данный регистр – последовательный через внешний вход D 0. Регистр имеет вход асинхронной установки всех разрядов в " 0". Для наглядности каждый двухступечатый регистр представлен двумя одноступенчатыми с соответству­ю­щей организацией синхронизации первой и второй ступеней. Пунктиром обозначен реальный двухступенчатый триггер.

Работа регистра сдвига в каждом периоде сигнала синхронизации разбивается на две фазы: при высоком и при низком значении синхросигнала:

1. При высоком уровне синхросигнала проводится запись значения выхода (i – 1)-го разряда регистра в первую ступень i -го разряда. Вторая ступень каждого разряда сохраняет свое прежнее значение. В этой фазе состояние первой ступени i -го триггера повторяет состояние второй ступени (i – 1)-го триггера. Вторые ступени каждого триггера, а следовательно, и выходы регистра в целом, остаются неизменными.

2. При низком уровне синхросигнала значение, записанное в первой ступени каждого триггера, перезаписывается в его вторую ступень. Запись в первую ступень триггера запрещена. В этой фазе состояние первой и второй ступеней каждого триггера становятся одинаковыми.

Поступление сигнала `R = 0 вне зависимости от значения сигнала на входе синхронизации С и сигнала на входе D 0 устанавливает все разряды регистра в нулевое состояние.